技術(shù)和能力
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2020年在AMD首發(fā)PCIe 4.0后，Intel也于去年開始普及PCIe 5.0并在12代英特爾平臺(tái)上使用。然而，傳輸標(biāo)準(zhǔn)的制定卻遠(yuǎn)遠(yuǎn)領(lǐng)先于產(chǎn)品的研發(fā)。日前，正在舉行的2022 年 PCI-SIG開發(fā)者大會(huì)上（PCI-SIG 是 PCIe 接口背后的聯(lián)盟，這是一個(gè)由 900 多家成員公司組成的開放行業(yè)標(biāo)準(zhǔn)），PCIe 接口標(biāo)準(zhǔn)委員會(huì)PCI-SIG 就公布了PCIe 7.0的規(guī)范目標(biāo)，稱其數(shù)據(jù)速率高達(dá) 128 GT/s，并在 2025 年向其成員發(fā)布，這相當(dāng)于在編碼開銷之前，通過 16 通道 (x16) 連接能實(shí)現(xiàn) 512 GB/s 的雙向吞吐量。
PCI-SIG指出，PCIe 7.0 接口將在x16連接上提供驚人的512 GB/s的雙向吞吐量，但這是在編碼開銷和報(bào)頭效率的影響之前，這兩者都會(huì)影響可用帶寬。
PCIe 7.0接口將繼續(xù)使用1b/1b flit模式編碼和PCIe 6.0引入的PAM4信號(hào)技術(shù)，這比3.0至5.0規(guī)格使用的128b/130b編碼和NRZ信號(hào)有明顯的改進(jìn)。因此，實(shí)際可用帶寬將略低于 512 GB/s，但仍然代表著比PCIe 6.0接口翻了一番。
正如我們看到的PCIe 4.0和5.0，由于更快的信令速率，PCIe線路的長(zhǎng)度將再次縮短。這意味著在沒有額外組件的情況下，PCIe 根設(shè)備（如 CPU）和終端設(shè)備（如 GPU）之間的最小允許距離將縮短。因此，與前幾代接口相比，主板將需要更多的重定時(shí)器和由更高質(zhì)量材料組成的更厚的PCB，而對(duì)PCIe 7.0的支持將導(dǎo)致主板價(jià)格的再次上漲。
值得注意的是，每條通道的帶寬更高，對(duì)于現(xiàn)在 x1 連接的雙向帶寬為 32 GB/s，因此PCIe 7.0 可以讓一些設(shè)備的連接更 "薄"（例如，使用x4而不是x8連接）。
PCIe 7.0規(guī)范的基礎(chǔ)工作是在今年早些時(shí)候PCI-SIG確定了PCIe 6.0規(guī)范之后進(jìn)行的，它將提供比上一代PCIe 6.0接口多一倍的帶寬。瑞薩公司的PCIe 6.0設(shè)備在4月份開始進(jìn)入市場(chǎng)。然而，在我們看到支持這種高速接口的固態(tài)硬盤和GPU等設(shè)備之前，還需要一些時(shí)間—雖然這些規(guī)格通常在我們看到出貨芯片之前很長(zhǎng)時(shí)間就已經(jīng)批準(zhǔn)和確定了。
正如你所注意到的，目前市場(chǎng)上即使是PCIe 5.0設(shè)備仍然沒有多少，盡管該接口確實(shí)隨著英特爾的Alder Lake進(jìn)入了主流主板，并且還將出現(xiàn)在今年晚些時(shí)候到貨的 AMD 即將推出的 Zen 4 Ryzen 7000平臺(tái)上。首批 PCIe 5.0 SSD 將與 Ryzen 7000 處理器同時(shí)上市，但我們已經(jīng)看到了用于數(shù)據(jù)中心和 AI/ML 設(shè)備的 PCIe 5.0 設(shè)備的產(chǎn)品公告。
換句話說，您在相當(dāng)長(zhǎng)的一段時(shí)間內(nèi)都不會(huì)在市場(chǎng)上看到 PCIe 7.0 設(shè)備，盡管 PCI-SIG 現(xiàn)在開始定義規(guī)范并希望實(shí)現(xiàn)其每三年發(fā)布一個(gè)新規(guī)范的目標(biāo)。PCIe 7.0 規(guī)范預(yù)計(jì)將在 2025 年落地，但我們要到 2028 年才能看到終端設(shè)備。
PCIe 7.0 規(guī)范目標(biāo)：
通過 x16 配置提供128GT/s的原始比特率和高達(dá)512GB/s的雙向傳輸速率
利用 PAM4調(diào)制
關(guān)注渠道參數(shù)和覆蓋范圍
繼續(xù)提供低延遲和高可靠性的目標(biāo)
提高電源效率
保持與所有前幾代 PCIe 技術(shù)的向后兼容性
*本文轉(zhuǎn)自：高速射頻百花潭
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